XJFlash — Programmation de flash haute vitesse à base de FPGA

Dans la figure ci-dessous, nous montrons un exemple réel de la programmation accélérée avec XJFlash, qui est capable d’aller 50 fois plus vite que ce qui serait considéré comme normal en utilisant JTAG conventionnellement. Avec XJFlash, c’est d’ailleurs souvent le temps de programmation intrinsèque de la flash qui devient la limite de vitesse pour le process global de programmation.

Temps théorique minimum pour le boundary scan conventionnel : 35 minutes.
Durée totale d’exécution de XJFlash : 10,5 s à 32,6 s.

XJFlash passera automatiquement par quatre étapes chaque fois qu’un composant flash est programmé :

  Initialisation – Le FPGA connecté à la flash est configuré avec l’image XJFlash requise pour la carte cible. Pour l’exemple ci-dessus : temps de 2,1 s.

  Erase – La flash peut être effacée en utilisant l’un des deux algorithmes. L’effacement de base efface simplement tous les blocs dans une plage définie. L’effacement plus intelligent utilisera le fait qu’il est plus rapide de lire la flash que de l’effacer ; en tant que tel, il lit à partir de chaque adresse et ne commence à effacer que si certaines données sont trouvées. Cette étape peut être ignorée si l’on sait que la flash sera toujours vide avant sa programmation.
Exemple de durée ci-dessus : effacement intelligent activé de 0,9 s avec un composant déjà effacé, à 23 s avec un composant entièrement programmé (limité par le temps d’effacement du composant).

  Program – Les données provenant des images cibles sont diffusées dans le FPGA via son port JTAG. Le FPGA programme ensuite ces données dans la ou les flashs connectées. Plusieurs fichiers peuvent être spécifiés et programmés à des décalages définis. Cette étape peut être ignorée si seule la vérification est requise.
Exemple de temps ci-dessus : 6,2 s (limité par la vitesse de programmation du composant).

  Verify – La vérification vérifie chaque octet dans le flash par rapport au(x) fichier(s) spécifié(s), en veillant à ce qu’il n’y ait pas d’erreur de bit de données. Cette étape peut être contournée si seule une programmation ou un effacement est nécessaire.
Exemple de temps ci-dessus : 1,8 s avec TCK à 10 MHz, réduit à 1,3 s avec TCK à 20 MHz.

Ces exemples de temps sont fournis pour un Spartan-6 XC6SLX9 programmant un fichier de données de 2 Mo dans la mémoire de configuration SPI du FPGA.

Exemples de temps de programmation utilisant un SoC de la série Xilinx Zynq^®-7000

Un fichier de 256 Mbits peut être programmé dans une flash SPI NOR et vérifié en environ 46 s, en fonction de la vitesse du TCK et du type de mémoire utilisé^* ; 32 Mbits de code prennent un peu plus de 7 s.

L’ajout d’un cycle d’effacement initial n’ajoute que 3,1 s pour une flash de 256 Mbit vide, ou 54 s pour une flash pleine. Cela tombe à 0,4 s et entre 6,5 et 9,2 s respectivement pour un composant 32 Mbit.

* TCK = 66 MHz, fichier de données pseudo-aléatoire. La durée varie selon le type de flash.

Exemples de temps de programmation utilisant un SoC de la série Xilinx Zynq^® UltraScale+^™

Un fichier de 256 Mbits peut être programmé dans une flash SPI NOR et vérifié en environ 42 s, en fonction de la vitesse du TCK et du type de mémoire utilisé^** ; 32 Mbit de code prend 7 s.

L’ajout d’un cycle d’effacement initial n’ajoute que 2 s pour une flash de 256 Mbit vide, ou 57 s pour une flash pleine. Cela tombe à 0,3 s et 6,9 s respectivement pour un composant 32 Mbit.

** TCK = 30 MHz, fichier de données pseudo-aléatoire. La durée varie selon le type de flash.

Pour pouvoir utiliser XJFlash, tous les signaux de données, d’adresse et de contrôle des composants flash doivent être connectés à un FPGA sur la carte cible. Il peut s’agir d’une PROM de configuration ou d’un composant flash connecté à n’importe quelle broche d’E/S à usage général. Ces connexions peuvent être directes, indirectes, dédiées ou partagées :

Connexions directes – oui

La flash est directement connectée au FPGA. Fonctionne aussi avec un Soc.

Connexions indirectes – oui

Fonctionne si :

1. Flash connectée au FPGA via un buffer
2. Certains des signaux d’adresse sont partagés avec les signaux de données et sont verrouillés
3. Il existe un autre composant configurable, tel qu’un CPLD, entre le FPGA et la flash

Connexions partagées – oui

La flash est connectée au FPGA dans l’un des modes décrits ci-dessus, mais ces connexions sont partagées avec un autre composant (tel qu’un processeur).

Aucune connexion – oui (avec des modifications de conception)

Si votre conception contient un FPGA mais la flash n’est connectée dans aucune des configurations décrites, il peut être possible d’utiliser des broches disponibles sur le FPGA pour établir des connexions à la mémoire flash. Ces connexions ne seraient pas utilisées dans le mode mission de la carte mais vous permettraient d’utiliser XJFlash pour accélérer la programmation flash. Si votre FPGA est déjà connecté au même bus d’adresse/de données que la flash, cela peut ne pas nécessiter beaucoup de signaux supplémentaires.

Pas de FPGA – pas directement

Malheureusement, il n’est pas possible d’utiliser XJFlash s’il n’y a pas de FPGA. Cependant, s’il est possible d’amener les connexions de la flash à un en-tête ou à des points de test sur la carte, la programmation rapide XJFlash peut être utilisée via ces connexions à l’aide d’une carte XJAccelerator.

Alternativement, il peut être possible d’accélérer la programmation flash en utilisant l’interface de débogage sur un processeur – veuillez nous contacter pour voir si vous pouvez utiliser cette approche sur votre carte.